Le processus EPI (épitaxy) est une technologie clé de croissance des matériaux dans la fabrication de semi-conducteurs . il épitaxies une couche de silicium monocristalline de haute qualité ou de matériau en alliage de silicium sur un substrat de silicium monocristalline pour fournir une meilleure plate-forme de matériaux pour les dispositifs de dispositifs ultérieurs,. Il est large Bicmos, puces RF, etc. .
1. Définition du processus EPI
L'épitaxie (croissance épitaxiale) fait référence à la croissance des mêmes matériaux ou différents le long de la direction du réseau sur un substrat cristallin (généralement du silicium monocristallière) avec une structure de réseau existante pour former une nouvelle couche de matériau monocristallière avec la même orientation cristalline que le substrat .
2. Le but principal du processus EPI
| But | Illustrer |
| Amélioration de la qualité des cristaux | Fournir des couches de croissance de densité de haute qualité et à faible défaut |
| Contrôle de la concentration et du type de dopage | Une région inférieure (dopée faible) ou plus dopée que le substrat, formant une région de dérive . |
| Présentation de l'ingénierie des contraintes | Présentation du sige ou des facteurs de stress dans la couche EPI pour améliorer la mobilité des porteurs (comme le silicium tendu) |
| Fournit la couche d'isolement de l'appareil | Soutient la formation de couches d'isolement verticales dans SOI, bicmos et autres structures |
| Prend en charge les structures de périphériques haute tension |
Par exemple, LDMOS et IGBT nécessitent une couche EPI épaisse et à faible dopée comme une région de dérive pour augmenter la tension de panne .
|
3. Classification du processus EPI
1. Classification par type de matériau
| Taper | Décrire |
| Si epi | Couche épitaxiale de silicium monocristallite la plus courante |
| Sige epi | Couches épitaxiales en silicium dopé au germanium pour les dispositifs d'ingénierie de contrainte ou RF |
| SI: C EPI | Couche épitaxiale en silicium dopé au carbone pour limiter la diffusion du bore (PMOS) |
| III-V EPI | GAAS, INP, etc. ., principalement utilisés dans les dispositifs optoélectroniques, dispositifs à grande vitesse (généralement pas dans la ligne principale du CMOS) |
2. Classification par dopage
| Taper | Décrire |
| Épi de type n | Phosphore / arsenic dopé, adapté à la couche de dérive de dispositifs d'alimentation tels que N-LDMOS |
| Épi de type P | Dopé au boron, adapté à la structure de l'appareil CMOS de type P |
| Epi intrinsèque | Doping très faible, proche du silicium intrinsèque, pour des applications à haute tension |
3. Classification par forme structurelle
| Taper | Illustrer |
| Epi unique | Structure d'épaisseur / dopage unique |
| EPI multicouche | Doping gradué, comme des couches P / N alternées requises pour les structures MOSFET SJ de superjonction |
| Epi sélectif | Ne croître que dans les zones locales de la tranche (comme la source / drain), utilisée pour le finfet ou les structures tendues |
4. Présentation du flux de processus EPI
Préparation du substrat:
- Nettoyage de plaquettes en silicium poli (nettoyage RCA);
- Retirez la couche d'oxyde d'origine (traitement du gaz HF ou HCL);
- Réduction de la surface à la surface nue du Si (100)
Croissance cristalline (réaction épitaxiale):
-Usure CVD (Processus de vapeur chimique);
- Gais de réaction communs:
-Sih₄ (Silane), Sicl₄, HCl
-Dopage de gaz: ph₃ (phosphore), b₂h₆ (bore), cendre₃ (arsenic)
Paramètres de contrôle de processus:
-Température: 900 degrés ~ 1200 degrés (paroi chaude ou réacteur mural froid)
-Pesure: basse pression ou pression atmosphérique;
- Taux de croissance:<1μm/min (strict requirements on thickness/uniformity)
Post-traitement:
- Uniformité épaisseur de test, distribution de dopage;
- Mesure de la hauteur du pas;
-Surface Analysis des défauts (e . g . en utilisant Optics / SEM / AFM / etc pour détecter la dislocation des cristaux)
5. Scénarios d'application EPI communs
1. dispositifs d'alimentation (ldmos, igbt, diode)
Doping à faible dopage, une couche EPI épaisse forme une région de dérive;
Augmenter la tension de panne et réduire la perte de conduction .
2. FINFET / CMOS Appareils hautes performances
EPI SIGE sélectif dans la source / drain;
Introduction de la souche, améliorant la mobilité et réduisant la résistance .
3. dispositifs RF (RF CMOS, HBT)
La couche EPI SIGE contrôlée avec précision forme des structures hétérogènes (telles que SIGE HBT);
Fournit une meilleure réponse en fréquence et des caractéristiques de faible bruit .
6. Défis du processus EPI
| Défi | Illustrer |
| Contrôle des défauts du réseau | La couche EPI doit maintenir une faible densité de dislocation (e . g . tdd <1e4) |
| Contrôle de précision du dopage | Pour atteindre <5% de variation, en particulier dans les structures multicouches |
| Propreté d'interface | Les impuretés d'interface / oxydation peuvent provoquer une inadéquation des cristaux et une dégradation électrique |
| Hauteur de pas / contrôle des escaliers | Exigences élevées pour la photolithographie et la planéité ultérieures |
| Coût | L'équipement EPI est cher, lent et coûteux |
7. relation entre EPI et autres technologies
| Technologie | Relation |
| Soi | EPI peut être cultivé sur des couches de silicium pour la fabrication d'appareils |
| Fineur | La source / le drain utilise souvent un EPI sélectif pour introduire la tension |
| Super jonction | Plusieurs couches de couches EPI de type P / N alternées forment une structure MOS haute tension |
| CMOS haute tension | La couche EPI constitue une région de dérive haute tension et optimise conjointement Ron et BV avec la couche enfouie |
Résumer
| Projet | Contenu |
| But | Offrant des structures monocristallines contrôlées par le dopage de qualité |
| Chemin | Dépôt de vapeur chimique (CVD) Épitaxie monocristalline sur les plaquettes |
| Application | Dispositifs haute tension, RF, Finfet, SOI, dispositifs d'alimentation, etc. . |
| Défi | Défauts cristallins, précision de dopage, planéité de surface, coût |
